过去几十年，全球半导体行业几乎都在做同一件事：把晶体管做得更小。
从90纳米、28纳米，到如今的3纳米、2纳米，芯片性能的提升，很大程度上依赖于“几何缩微”——在更小空间里塞进更多晶体管。这也是“摩尔定律”长期成立的重要基础。
但问题是，芯片已经快“缩”到极限了。
随着制程不断逼近原子尺度，继续缩小晶体管不仅成本越来越高，也开始面临发热增加、漏电加剧、制造难度上升等问题，过去依靠“尺寸缩小”带来的性能与成本红利正在逐渐减弱。当“把芯片做小”越来越难，半导体行业也开始寻找新的方向。
5月25日，华为公司董事、半导体业务部总裁何庭波在上海举行的2026国际电路与系统研讨会上提出的“韬（τ）定律”，某种程度上，正是在尝试回答这个问题。
华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，正式发表“韬（τ）定律”。摄影：林渊
从“空间缩微”到“时间缩微”
与过去依赖尺寸缩小不同，“韬定律”提出一种新的思路：用“时间缩微”替代“几何缩微”。
简单来说，过去的芯片升级，更像是在不断“压缩空间”；而如今，行业开始尝试“压缩时间”。
这里的“时间”，指的是数据在芯片内部传输、处理时所消耗的时间延迟（τ值）。
τ值越低，意味着：
数据传输越快
系统响应越快
芯片整体运行效率越高
换句话说，即使晶体管不再一味追求“越做越小”，芯片性能也还有继续提升的空间。
从“拼尺寸”到“拼效率”
“韬定律”中的关键技术之一，是“逻辑折叠”。
可以把它理解成一种重新组织芯片内部逻辑结构的方式，即通过缩短信号传播路径，降低数据传输时延，从而提升整体效率。
如果把芯片运算比作城市交通系统，那么过去的数据传输，更像在平面道路上长距离行驶；而“逻辑折叠”则像重新规划交通网络，让数据能够以更短路径、更高效率完成流转。
这意味着，芯片的发展逻辑，正在从单纯依赖制程推进，转向器件、电路、架构与系统层面的协同优化。
如果说“摩尔定律”时代比拼的是“谁能把晶体管做得更小”，那么“韬定律”就是在探索“谁能让整个系统运行得更高效”。
为什么这件事值得关注？
这不仅是一项技术思路的变化，也代表着半导体行业正在寻找新的增长路径。
过去很长时间里，先进制程几乎被视为芯片竞争力的重要核心指标。
如今，随着“几何缩微”逐渐逼近极限，全球行业也在思考：
除了继续缩小尺寸，芯片还能如何提升性能？
华为提出的“时间缩微”，本质上是在尝试通过降低时间延迟和系统协同优化，寻找新的性能增长方式。
华为公司预计，到2031年，基于韬(τ)定律的高端芯片晶体管密度有望达到1.4纳米制程的同等水平。
这并非意味着传统制程被彻底替代，而是当“几何缩微”逐渐逼近极限后，半导体行业的竞争或许正在从“尺寸竞赛”逐渐转向“效率竞赛”。
文章来源：光明日报全媒体记者、综合自人民日报客户端、光明日报
